ビアは多層PCBの重要なコンポーネントの1つであり、穴あけのコストは通常、PCB製造のコストの30〜40%を占めます。簡単に言えば、PCB上のすべての穴はビアと呼ぶことができます。機能の観点から、ビアは2つのカテゴリに分類できます。もう1つは、デバイスの固定または位置決めに使用されます。プロセスに関しては、ビアは一般に、ブラインドビア、埋め込みビア、スルービアの3つのカテゴリに分類されます。
ブラインドビアは、プリント回路基板の上面と下面にあり、ある程度の深さがあります。これらは、サーフェスラインと基礎となるインナーラインを接続するために使用されます。穴の深さは通常、特定の比率(開口部)を超えません。埋め込み穴とは、プリント回路基板の内層にある接続穴を指し、回路基板の表面まではびこしていません。上述の2種類の穴は、回路基板の内層に位置し、ラミネート前のスルーホール形成工程により完成し、ビアの形成中にいくつかの内層が重なっていてもよい。3つ目のタイプはスルーホールと呼ばれ、回路基板全体に貫通し、内部相互接続や部品実装の位置決め穴として使用できます。スルーホールはプロセスで実現しやすく、コストも低いため、他の2種類のスルーホールの代わりにほとんどのプリント回路基板で使用されています。以下に記載のビアホールは、特に指定のない限り、ビアホールとみなします。
1.設計の観点から、ビアは主に2つの部分で構成されており、1つは中央のドリル穴であり、もう1つはドリル穴の周りのパッド領域です。これら 2 つのパーツのサイズによって、ビアのサイズが決まります。明らかに、高速、高密度のPCB設計では、設計者は常にビアホールが小さいほど良いことを望んでいます。これにより、ボード上により多くの配線スペースを残すことができます。また、ビアホールが小さいほど、それ自体が寄生容量になります。小さいほど、高速回路に適しています。しかし、穴のサイズが小さくなるとコストもかさむので、ビアのサイズをいつまでも小さくできるわけではありません。穴が小さいほど、穴あけが多くなります穴が長くなるほど、中心位置から逸脱しやすくなります。また、穴の深さがドリル穴の直径の6倍を超える場合、穴の壁に銅を均一にメッキできることを保証することはできません。たとえば、通常の6層PCBボードの厚さ(スルーホールの深さ)は約50Milであるため、PCBメーカーが提供できる最小穴あけ直径は8Milにしか達しません。
Second, the parasitic capacitance of the via hole itself has a parasitic capacitance to the ground. If it is known that the diameter of the isolation hole on the ground layer of the via is D2, the diameter of the via pad is D1, and the thickness of the PCB board is T, The dielectric constant of the board substrate is ε, and the parasitic capacitance of the via is approximately: C=1.41εTD1/(D2-D1) The main effect of the parasitic capacitance of the via on the circuit is to extend the rise time of the signal and reduce The speed of the circuit. For example, for a PCB with a thickness of 50Mil, if a via with an inner diameter of 10Mil and a pad diameter of 20Mil is used, and the distance between the pad and the ground copper area is 32Mil, then we can approximate the via using the above formula The parasitic capacitance is roughly: C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF, the rise time change caused by this part of the capacitance is: T10-90=2.2C(Z0/2)=2.2 x0.517x(55/2)=31.28ps. It can be seen from these values ??that although the effect of the rise delay caused by the parasitic capacitance of a single via is not obvious, if the via is used multiple times in the trace to switch between layers, the designer should still consider carefully.
3. Parasitic inductance of vias Similarly, there are parasitic inductances along with parasitic capacitances in vias. In the design of high-speed digital circuits, the damage caused by parasitic inductances of vias is often greater than the impact of parasitic capacitance. Its parasitic series inductance will weaken the contribution of the bypass capacitor and weaken the filtering effect of the entire power system. We can simply calculate the approximate parasitic inductance of a via with the following formula: L=5.08h[ln(4h/d)+1] where L refers to the inductance of the via, h is the length of the via, and d is the center The diameter of the hole. It can be seen from the formula that the diameter of the via has a small influence on the inductance, and the length of the via has the greatest influence on the inductance. Still using the above example, the inductance of the via can be calculated as: L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH. If the rise time of the signal is 1ns, then its equivalent impedance is: XL=πL/T10-90=3.19Ω. Such impedance can no longer be ignored when high-frequency current passes. Special attention should be paid to the fact that the bypass capacitor needs to pass through two vias when connecting the power layer and the ground layer, so that the parasitic inductance of the via will double.
4.高速PCBのビア設計。ビアの寄生特性に関する上記の分析を通じて、高速PCB設計では、一見単純なビアが回路設計に大きなマイナスをもたらすことが多いことがわかります。影響。ビアの寄生効果による悪影響を減らすために、デザインで次のことを可能な限り行うことができます。
1. コストと信号品質の2つの側面から、妥当なサイズのビアを選択します。たとえば、6-10層のメモリモジュールPCB設計では、10 / 20Mil(ドリル/パッド)ビアを使用することをお勧めします。一部の高密度小型ボードには、8 / 18Milを使用することもできます。穴。現在の技術的条件下では、より小さなビアを使用することは困難です。電源またはグランドビアの場合は、インピーダンスを減らすためにより大きなサイズを使用することを検討できます。
2.上述の2つの式は、より薄いPCBの使用がビアの2つの寄生パラメータを減らすのに有益であると結論付けることができます。
3. PCBボード上の信号トレースの層を変更しないように、つまり不要なビアを使用しないようにします。
4.電源ピンとアースピンは近くにドリルで穴を開け、ビアとピンの間のリード線はインダクタンスが増加するため、できるだけ短くする必要があります。同時に、インピーダンスを減らすために、電源リード線とアース線をできるだけ太くする必要があります。
5. 接地されたビアを信号層のビアの近くに配置して、信号に最も近いループを提供します。PCBボード上に多数の冗長グランドビアを配置することも可能です。もちろん、デザインは柔軟である必要があります。前述のビアモデルは、各レイヤーにパッドがある場合です。場合によっては、一部のレイヤーのパッドを減らしたり、削除したりすることもできます。特にビアの密度が非常に高い場合、銅層のループを分離するブレークグルーブが形成される可能性があります。この問題を解決するために、ビアの位置を移動するだけでなく、ビアを銅層に配置することも検討できます。パッドサイズが小さくなります。
1月1日