비아는 다층 PCB의 중요한 구성 요소 중 하나이며 드릴링 비용은 일반적으로 PCB 제조 비용의 30-40 %를 차지합니다. 간단히 말해서 PCB의 모든 구멍을 비아라고 할 수 있습니다. 기능의 관점에서, 비아는 두 가지 범주로 나눌 수 있습니다 : 하나는 레이어 사이의 전기 연결에 사용됩니다. 다른 하나는 장치를 고정하거나 위치를 지정하는 데 사용됩니다. 프로세스 측면에서 비아는 일반적으로 블라인드 비아, 매립 비아 및 비아 관통의 세 가지 범주로 나뉩니다.
블라인드 비아는 인쇄 회로 기판의 상단 및 하단 표면에 위치하며 특정 깊이를 갖습니다. 서피스 라인과 기본 내부 라인을 연결하는 데 사용됩니다. 구멍의 깊이는 일반적으로 특정 비율 (조리개)을 초과하지 않습니다. 매설 구멍은 회로 기판의 표면까지 확장되지 않는 인쇄 회로 기판의 내부 층에 위치한 연결 구멍을 말합니다. 상술한 두 종류의 구멍은 회로 기판의 내부층에 위치하며, 적층 전에 스루홀 형성 공정에 의해 완성되며, 비아의 형성 중에 여러 개의 내부층이 중첩될 수 있다. 세 번째 유형은 관통 구멍이라고하며 전체 회로 기판을 관통하며 내부 상호 연결 또는 부품 장착 위치 지정 구멍으로 사용할 수 있습니다. 관통 구멍은 공정에서 실현하기 쉽고 비용이 저렴하기 때문에 다른 두 종류의 관통 구멍 대신 대부분의 인쇄 회로 기판에 사용됩니다. 아래에 언급된 비아 구멍은 달리 명시되지 않는 한 비아 홀로 간주됩니다.
1. 디자인 관점에서 비아는 주로 두 부분으로 구성되며, 하나는 중간의 드릴 구멍이고 다른 하나는 드릴 구멍 주변의 패드 영역입니다. 이 두 부분의 크기에 따라 비아의 크기가 결정됩니다. 분명히, 고속, 고밀도 PCB 설계에서 설계자는 항상 비아 홀이 작을수록 보드에 더 많은 배선 공간을 남길 수 있기를 바랍니다. 또한, 비아 홀이 작을수록 자체 기생 커패시턴스가 발생합니다. 크기가 작을수록 고속 회로에 더 적합합니다. 그러나 구멍 크기를 줄이면 비용도 증가하며 비아의 크기를 무한정 줄일 수는 없습니다. 드릴링 및 도금과 같은 공정 기술에 의해 제한됩니다 : 구멍이 작을수록 드릴링이 길어질수록 구멍이 길어질수록 중심 위치에서 벗어나기가 더 쉽습니다. 그리고 구멍의 깊이가 천공 구멍 직경의 6 배를 초과하면 구멍 벽이 구리로 균일하게 도금 될 수 있다고 보장 할 수 없습니다. 예를 들어, 일반 6 층 PCB 보드의 두께 (관통 구멍 깊이)는 약 50Mil이므로 PCB 제조업체가 제공 할 수있는 최소 드릴링 직경은 8Mil에 도달 할 수 있습니다.
둘째, 비아 홀 자체의 기생 커패시턴스는지면에 기생 커패시턴스를 갖습니다. 비아의 접지층에있는 절연 구멍의 직경이 D2이고, 비아 패드의 직경이 D1이며, PCB 보드의 두께가 T인 것으로 알려진 경우, 보드 기판의 유전 상수는 ε이고, 비아의 기생 커패시턴스는 대략 C = 1.41εTD1 / (D2-D1) 회로에 대한 비아의 기생 커패시턴스의 주요 효과는 신호의 상승 시간 및 감소 회로의 속도. 예를 들어, 두께가 50Mil인 PCB의 경우 내경이 10Mil이고 패드 직경이 20Mil인 비아를 사용하고 패드와 접지 구리 영역 사이의 거리가 32Mil인 경우 위의 공식을 사용하여 비아를 근사할 수 있습니다. 기생 커패시턴스는 대략 C = 1.41x4.4x0.050x0.020 / (0.032-0.020) = 0.517pF, 커패시턴스의이 부분으로 인한 상승 시간 변화는 T10-90 = 2.2C (Z0 / 2) = 2.2 x0.517x (55 / 2) = 31.28ps입니다. 이 값에서 볼 수 있습니까 ?? 단일 VIA의 기생 커패시턴스로 인한 상승 지연의 영향은 분명하지 않지만 VIA가 트레이스에서 여러 번 사용되어 레이어 간에 전환되는 경우 설계자는 여전히 신중하게 고려해야 합니다.
3. 비아의 기생 인덕턴스 유사하게, 비아에는 기생 커패시턴스와 함께 기생 인덕턴스가 있습니다. 고속 디지털 회로의 설계에서, 비아의 기생 인덕턴스로 인한 손상은 종종 기생 커패시턴스의 영향보다 크다. 기생 직렬 인덕턴스는 바이 패스 커패시터의 기여도를 약화시키고 전체 전력 시스템의 필터링 효과를 약화시킵니다. 다음 공식을 사용하여 비아의 대략적인 기생 인덕턴스를 간단히 계산할 수 있습니다 : L = 5.08h [ln (4h / d) + 1] 여기서 L은 비아의 인덕턴스를 나타내고, h는 비아의 길이이며, d는 중심입니다 구멍의 직경. 공식에서 비아의 직경은 인덕턴스에 작은 영향을 미치고 비아의 길이는 인덕턴스에 가장 큰 영향을 미친다는 것을 알 수 있습니다. 여전히 위의 예를 사용하여 비아의 인덕턴스는 L = 5.08x0.050 [ln (4x0.050 / 0.010) + 1] = 1.015nH로 계산할 수 있습니다. 신호의 상승 시간이 1ns이면 등가 임피던스는 XL = πL / T10-90 = 3.19Ω입니다. 이러한 임피던스는 고주파 전류가 통과 할 때 더 이상 무시할 수 없습니다. 바이패스 커패시터가 전원층과 접지층을 연결할 때 두 개의 비아를 통과해야 비아의 기생 인덕턴스가 두 배가 된다는 사실에 특별한 주의를 기울여야 합니다.
4. 고속 PCB의 설계를 통해. 비아의 기생 특성에 대한 위의 분석을 통해, 우리는 고속 PCB 설계에서, 겉보기에 단순한 비아는 종종 회로 설계에 큰 부정적인 영향을 미친다는 것을 알 수 있습니다. 효과. 비아의 기생 효과로 인한 부작용을 줄이기 위해 가능한 한 설계에서 다음을 수행 할 수 있습니다.
1. 비용과 신호 품질의 두 가지 측면에서 적절한 크기의 비아를 선택합니다. 예를 들어, 6-10 레이어 메모리 모듈 PCB 설계의 경우 10/20Mil(드릴/패드) 비아를 사용하는 것이 좋습니다. 일부 고밀도 소형 보드의 경우 8/18Mil을 사용해 볼 수도 있습니다. 구멍. 현재의 기술 조건에서는 더 작은 비아를 사용하기가 어렵습니다. 전력 또는 접지 비아의 경우 임피던스를 줄이기 위해 더 큰 크기를 사용하는 것을 고려할 수 있습니다.
2. 위에서 논의한 두 가지 공식은 더 얇은 PCB를 사용하면 비아의 두 기생 매개 변수를 줄이는 데 도움이된다는 결론을 내릴 수 있습니다.
3. PCB 보드의 신호 트레이스 레이어를 변경하지 마십시오., 즉, 불필요한 비아를 사용하지 마십시오.
4. 전원 및 접지 핀은 근처에 뚫고 비아와 핀 사이의 리드는 인덕턴스를 증가시키기 때문에 가능한 한 짧아야합니다. 동시에 임피던스를 줄이기 위해 전원 및 접지 리드는 가능한 한 두꺼워야 합니다.
5. 신호에 가장 가까운 루프를 제공하기 위해 신호 레이어의 비아 근처에 접지된 비아를 배치합니다. PCB 보드에 많은 수의 중복 접지 비아를 배치하는 것도 가능합니다. 물론 디자인은 유연해야합니다. 앞에서 설명한 via 모델은 각 레이어에 패드가 있는 경우입니다. 때로는 일부 레이어의 패드를 줄이거 나 제거 할 수도 있습니다. 특히 비아의 밀도가 매우 높을 때 구리 층에서 루프를 분리하는 브레이크 홈이 형성 될 수 있습니다. 이 문제를 해결하기 위해 비아의 위치를 이동하는 것 외에도 구리 층에 비아를 배치하는 것도 고려할 수 있습니다. 패드 크기가 줄어 듭니다.
01 1월